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黑白CMOS图像传感器OV9120的原理及应用
黑白CMOS图像传感器OV9120的原理及应用 关键词：CMOS图像传感器；OV9120；
图像采集 １ 概述 随着ＣＭＯＳ技术的发展及市场需求的增加，ＣＭＯＳ图像传感器得以迅 速发展。ＣＭＯＳ图像传感器具有高度集成化、成本低、功耗低、单一工作电压、 局部像素可编程、随机读取等优点，适用于超微型数码相机、便携式可视电话、 ＰＣ机电脑眼、可视门铃、扫描仪、摄像机、安防监控、汽车防盗、机器视觉、 车载电话、指纹识别、手机等图像领域。本文介绍的是由美国ＯｍｎｉＶｉｓｉ ｏｎ技术公司生产的ＯＶ９１２０黑白ＣＭＯＳ图像传感器，它采用独特的传感 器专利工艺技术和先进的算法（ａｌｇｏｒｉｔｈｍｓ）解决了先前ＣＭＯＳ感 光器件固定图像噪声（ＦＰＮ）的限制。因而可广泛应用于数字静止摄像、视频 会议、视频电话、计算机视觉、生物测量等领域。
２ 引脚功能 ＯＶ９１２０采用４８脚ＬＣＣ封装，其引脚排列如图１所示。
３ 结构性能及工作原理 ３．１ 内部结构 ＯＶ９１２０内置１３１２×１０３６分辨率的镜像阵列、１０位Ａ／Ｄ 转换器、可调视频窗、ＳＣＣＥ接口、可编程帧速率控制、可编程／自动曝光增 益控制、内外帧同步、亮度均衡计数器、数字视频端口、定时产生器、黑电平校 准及白平衡控制等电路。其内部结构如图２所示。
３．２ 性能特点 ＯＶ９１２０是１３５万像素（１３１２×１０３６）、１／２英寸的Ｃ ＭＯＳ图像传感芯片，它采用ＳＸＧＡ／ＶＧＡ格式，最大帧速率可达到３０帧 ／ｓ（ＶＧＡ），该芯片将ＣＭＯＳ光感应核与外围辅助电路集成在一起，同时 具有可编程控制功能。ＯＶ９１２０芯片的基本参数如下 ●图像尺寸:６．６６ｍｍ×５．３２ｍｍ，像素尺寸，５．２μｍ×５．２μｍ；
●信噪比＞５４ｄＢ；
●增益调整范围:０～２４ｄＢ；
●ＳＸＧＡ输出时，阵列大小为１２８０×１０２４，ＶＧＡ输出时，阵 列大小为６４０×４８０；
●供电电源电压为直流３．３Ｖ和２．５Ｖ；
●暗电流: ２８ｍＶ／ｓ；
●动态范围:６０ｄＢ。
３．３ 工作原理 ＣＭＯＳ镜像阵列的设计主要建立在逐行传送的扫描场读出系统和带同 步像素读出电路的电子快门之上。而电子曝光控制算法（或系统规则）则建立在 整个图（物）像亮度基础之上。在景像（或布景）正常时，一般曝光都比较理想。
但在景像光线不适当时，则应通过自动曝光控制（ＡＥＣ）白／黑比调节来使其 满足应用要求。对于ＶＧＡ格式的输出，ＯＶ９１２０图像传感器的视窗尺寸范 围从２×２到６４０×４８０，而对于ＳＸＧＡ格式的输出，视窗范围则从２×４ 到１２８０×１０２４，同时可以在内部１３１２×１０３６边界内的任何地方 定位。变动窗口尺寸或位置不会使帧速（或数据速率）发生变化。帧速可通过主 时钟下行（ｄｏｗｎ）、插入垂直同步定时、或采用跳读技术的ＱＶＧＡ格式使 其发生变动。
ＯＶ９１２０内部嵌入了一个１０位Ａ／Ｄ转换器，因而可以同步输出１ ０位的数字视频流Ｄ[９．．０]。在输出数字视频流的同时，还可提供像素同步 时钟ＰＣＬＫ、水平参考信号ＨＲＥＦ以及垂直同步信号ＶＳＹＮＣ，以方便外 部电路读取图像。
ＺＶ端口就是相机（镜头）的焦距调节视频端口。ＯＶ９１２０的ＺＶ功能 能使相机透镜变焦而急速移向（或移离）目标。ＯＶ９１２０可利用外部主导机 构（ｍａｓｔｅｒ ｄｅｖｉｃｅ）设定曝光时间。当ＦＲＥＸ被置位于１时， 像素阵列被迅速充电，传感器保持为高以拍摄图像（或物像）。在ＦＲＥＸ转换到０时，视频数据流（ｄａｔａ ｓｔｒｅａｍ）用逐行读出方式交付到输出端 口。当数据从ＯＶ９１２０视频输出端输出时，应特别注意防止图像阵列曝光影 响拍摄图像数据的完整性。与画面曝光速率同步化的自动快门能够将这种影响降 到最小程度。
当ＯＶ９１２０的ＲＥＳＥＴ脚拉高至ＶＣＣ时，全部硬件将复位。同时 ＯＶ９１２０将清除全部寄存器，并复位到它们的默认值。实际上，也可以通过 ＳＣＣＢ接口触发来实现复位。
由于ＳＣＣＥ端口能够访问内部所有寄存器，所以，ＯＶ９１２０的内部 配置可以通过ＳＣＣＥ串行控制端口来进行。ＳＣＣＢ的接口有ＳＣＣＥ 、Ｓ ＩＯ＿Ｃ 、ＳＩＯ＿Ｄ三条引线，其中ＳＣＣＥ是串行总线使能信号，ＳＩＯ ＿Ｃ是串行总线时钟信号，ＳＩＯ＿Ｄ是串行总线数据信号。ＳＣＣＢ对总线功 能的控制完全是依靠ＳＣＣＥ、ＳＩＯ＿Ｃ、ＳＩＯ＿Ｄ三条总线上电平的状态 以及三者之间的相互配合来实现的。控制总线规定的条件如下：当ＳＣＣＥ由高 电平变为低电平时，数据传输开始。当ＳＣＣＥ由低电平转化为高电平时，数据 传输结束。为了避免传送无用的信息位，可分别在传输开始之前和传输结束之后 将ＳＩＯ＿Ｄ设置为高电平。在数据传输期间，ＳＣＣＥ始终保持低电平，此时， ＳＩＯ＿Ｄ上的数据传输由ＳＩＯ＿Ｃ来控制。当ＳＩＯ＿Ｃ为低电平时，ＳＩ Ｏ＿Ｄ上的数据有效，ＳＩＯ＿Ｄ为稳定数据状态。而当ＳＩＯ＿Ｃ上每出现一 正脉冲时，系统都将传送一位数据。
ＯＶ９１２０有两种工作方式：主模式和从模式。主模式下，ＯＶ９１２ ０作为主导设备，此时ＸＣＬＫ上的外部晶振输入经过内部分频后可得到ＰＣＬ Ｋ信号。当ＯＶ９１２０采集到图像后，在ＰＣＬＫ的下降沿到来时，系统便可 依次将像素值输出，此时外部只是被动的接收信号。而在从模式下，ＯＶ９１２ ０则可作为从属设备，此时ＸＣＬＫ不能与外部晶振相接，但可以受外部器件， 也就是主设备信号的控制。即由主导设备发送一个ＭＣＬＫ时钟信号，并在此信 号的同步下依次发送像素值。
４ ＯＶ９１２０在图像采集系统中的应用 整个图像采集系统主要由ＯＶ９１２０图像传感芯片、ＣＰＬＤ控制模块、 ＲＡＭ存储器、ＤＳＰ信号处理器、晶振电路等几部分组成。
在本系统中，ＯＶ９１２０作为系统的图像传感器，首先在其内部将获取的图像采样量化，然后在外部逻辑的控制下输出数字图像，并存入图像存储器。
ＣＰＬＤ作为采集系统核心控制逻辑的主控模块，可用来协调其它各模块的工作。
ＯＶ９１２０的ＳＣＣＢ总线参数配置是整个控制逻辑模块执行的起点，只有利 用ＳＣＣＢ总线将ＯＶ９１２０配置完毕后，才能进行图像采集工作。ＯＶ９１ ２０采集得到的图像数据可存储到ＳＲＡＭ中以供ＤＳＰ使用，从而完成图像采 集系统与ＤＳＰ识别系统之间的交互操作。其系统原理图如图３所示。
系统上电后，应首先对ＣＭＯＳ图像采集芯片进行初始化，以确定采集图 像的开窗位置、窗口大小和黑白工作模式等。这些参数均受ＯＶ９１２０内部相 应寄存器值的控制。由于内部寄存器的值可以通过ＯＶ９１２０芯片上提供的Ｓ ＣＣＢ串行控制总线接口来存取，所以，ＣＰＬＤ就可以通过控制ＳＣＣＢ总线 来完成参数的配置。
配置的具体方法可采用三相写数据的方式，即在写寄存器过程中先发送Ｏ Ｖ９１２０的ＩＤ地址，然后发送写数据的目地寄存器地址，接着是要写的数据。
如果连续给寄存器写数据，那么，写完一个寄存器后，ＯＶ９１２０会自动把寄 存器地址加１，然后在程序控制下继续向下写，而不需要再次输入地址，这样， 三相写数据就变成了两相写数据。由于本系统只需对有限个不连续寄存器的数据 进行更改，而对全部寄存器都加以配置会浪费很多时间和资源，所以，可以只对 需要更改数据的寄存器进行写数据。而对于每一个变化的寄存器，则都采用三相 写数据的方法。
系统配置完毕后，将进行图像数据的采集。在采集图像的过程中，最主要 的是判别一帧图像数据的开始和结束时刻。在仔细研究了ＯＶ９１２０输出同步 信号（ＶＳＹＮＣ是垂直同步信号、ＨＲＥＦ是水平同步信号、ＰＣＬＫ是输出 数据同步信号）的基础上，用ＶＨＤＬ语言便可实现采集过程起始点的精确控制。
ＶＳＹＮＣ的上升沿表示一帧新的图像的到来，下降沿则表示一帧图像数 据采集的开始（ＣＭＯＳ图像传感器是按列采集图像的）。ＨＲＥＦ是水平同步 信号，其上升沿表示一列图像数据的开始。ＰＣＬＫ是输出数据同步信号。ＨＲ ＥＦ为高电平即可开始有效地数据采集，而ＰＣＬＫ下降沿的到来则表明数据的 产生，ＰＣＬＫ每出现一个下降沿，系统便传输一位数据。ＨＲＥＦ为高电平期 间，系统共传输１２８０位数据。也就是说：在一帧图像中，即ＶＳＹＮＣ为低 电平期间，ＨＲＥＦ会出现１０２４次高电平。而下一个ＶＳＹＮＣ信号上升沿 的到来则表明分辨率１２８０×１０２４的图像采集过程的结束。实现采集的软件设计可在ＭＡＸ＋ｐｌｕｓＩＩ环境中实现。软件设计的 主要工作是ＣＰＬＤ对ＯＶ９１２０的配置。在开始充电时，首先对系统进行初 始化。ＣＰＬＤ的全局时钟可用２４ＭＨｚ的晶振电路产生。配置时首先配置Ｓ ＣＣＢ，配置完毕后将ＳＣＣＥ置１。当接收到ＤＳＰ的开始采集信号后，根据 同步信号的状态来判定是否开始采集数据，采集数据的同时可将数据送往ＳＲＡ Ｍ。当ＤＳＰ接收到ＣＰＬＤ的读取信号后，即可开始读取数据，并在ＤＳＰ中 完成图像的处理。采集处理的部分主程序如下：
ｒｅｓｅｔ２：ｐｒｏｃｅｓｓ（ｒｅｓｅｔ_ｉ,ｎ１,ｃｌｋ) ｂｅｇｉｎ ｉｆ ｒｅｓｅｔ_ｉ＝‘０’ｔｈｅｎ ｓｃｃｅ_ｐ＜＝‘１’；
ｅｌｓｅ ｉｆ（ｎ１＝‘１’ ｏｒ ｍ１＝‘１’）ｔｈｅｎ ｓｃｃｅ_ｐ＜＝‘１’;
ｅｌｓｅ ｓｃｃｅ ｐ＜＝‘０’;
ｅｎｄ ｉｆ;
ｅｎｄ ｉｆ;
ｅｎｄ ｐｒｏｃｅｓｓ ｒｅｓｅｔ２;
ｃｌｋ１: ｐｒｏｃｅｓｓ(ｎ１,ｃｌｋ) ｖａｒｉａｂｌｅ ａ: ｉｎｔｅｇｅｒ ｒａｎｇｅ ２５４ ｔｏ ０;
ｂｅｇｉｎ ｉｆ(ｓｉｏ_ｃ_ｓｔａｒｔ＝‘０’ ＯＲ ｎ１＝‘１’) ｔｈｅｎ ｑ＜＝‘１’;ａ:＝０;
ｅｌｓｅｉｆ(ｃｌｋ＇ｅｖｅｎｔ ａｎｄ ｃｌｋ＝‘１’) ｔｈｅｎ ｉｆ(ｓｉｏ_ｃ ｓｔａｒｔ＝‘１’ ａｎｄ ｎ１＝‘０’) ｔｈｅｎ ｉｆ ａ＜２５４ ｔｈｅｎ;
ａ:＝ａ＋１;
ｅｌｓｅ ａ:＝１;
ｅｎｄ ｉｆ;
ｉｆ ａ＜１２７ ｔｈｅｎ ｑ＜＝‘０’;
ｅｌｓｅ ｑ＜＝‘１’;
ｅｎｄ ｉｆ;
ｅｎｄ ｉｆ;
ｅｎｄ ｉｆ;
ｅｎｄ ｉｆ;
ｅｎｄ ｐｒｏｃｅｓｓ ｃｌｋ１;
ｌｏｃｋ:ｐｒｏｃｅｓｓ(ｓｉｏ_ｃ_ｓｔａｒｔ,ｑ) ｖａｒｉａｂｌｅ ｎ: ｉｎｔｅｇｅｒ ｒａｎｇｅ ８ ｔｏ ０;
ｂｅｇｉｎ ｉｆ( ｓｉｏ_ｃ_ｓｔａｒｔ＝‘０’ ｔｈｅｎ ｌｏａｄ＜＝‘１’;ｎ:＝ ０;
ｅｌｓｅ ｉｆ (ｑ ＇ｅｖｅｎｔ ａｎｄ ｑ＝‘０’） ｔｈｅｎ ｉｆ ｎ＜８ ｔｈｅｎ ｎ ＝ｎ＋１；
ｌｏａｄ＜＝‘０’；
ｅｌｓｅ ｎ：＝０；
ｌｏａｄ＜＝‘１’；
ｅｎｄ ｉｆ；
ｅｎｄ ｉｆ；
ｅｎｄ ｉｆ；
ｅｎｄ ｐｒｏｃｅｓｓ ｌｏｃｋ；
ｒｅｇ１：
ｐｒｏｃｅｓｓ（ｎ１，ｑ，ｌｏａｄ） ｖａｒｉａｂｌｅ ｐｐ：ｓｔｄ_ｌｏｇｉｃ_ｖｅｃｔｏｒ(７ ｄｏｗ ｎｔｏ ０);
ｖａｒｉａｂｌｅ ｂ：ｉｎｔｅｇｅｒ ｒａｎｇｅ ７ ｔｏ ０；
ｖａｒｉａｂｌｅ ｃ：ｉｎｔｅｇｅｒ ｒａｎｇｅ １３ ｔｏ ０；
ｂｅｇｉｎ ｉｆ（ｎ１＝‘１’ｏｒ ｒｅｓｅｔ＿ｉ＝‘０’） ｔｈｅｎ ｐ＜＝‘１’；
ｃ：＝０；
ｂ：＝０；
ＱＢ＜＝‘０’；
ｅｌｓｅ ｉｆ（ｑ＇ｅｖｅｎｔ ａｎｄ ｑ＝‘０’）ｔｈｅｎ ｉｆ ｌｏａｄ＝‘１’ ｔｈｅｎ；
ｃ：＝ｃ＋１ ｉｆ ｃ＜１３ ｔｈｅｎ ｉｆ ｃ＝１ ｔｈｅｎ ｐｐ：＝″１１００００１０″；
ｅｌｓｉｆ ｃ＝２ ｔｈｅｎ ｐｐ：＝″００００１１００″；
ｅｌｓｉｆ ｃ＝３ ｔｈｅｎ ｐｐ：＝″００１０１００１″；
ｅｌｓｉｆ ｃ＝４ ｔｈｅｎ ｐｐ ＝″１１００００１０″；
ｅｌｓｉｆ ｃ＝５ ｔｈｅｎ ｐｐ：＝″００００１１０１″；
ｅｌｓｉｆ ｃ＝６ ｔｈｅｎ ｐｐ：＝″１０００００００″；
ｅｌｓｉｆ ｃ＝７ ｔｈｅｎ ｐｐ：＝″１１００００１０″；
ｅｌｓｉｆ ｃ＝８ ｔｈｅｎ ｐｐ：＝″０００１０００１″；
ｅｌｓｉｆ ｃ＝９ ｔｈｅｎ ｐｐ：＝″１０００００００″；
ｅｌｓｉｆ ｃ＝１０ ｔｈｅｎ ｐｐ：＝″１１００００１０″；
ｅｌｓｉｆ ｃ＝１１ ｔｈｅｎ ｐｐ：＝″０００１００１１″；
ｅｌｓｉｆ ｃ＝１２ ｔｈｅｎ ｐｐ：＝″０００１０１１１″ ｅｎｄ ｉｆ；
ｂ：＝０；
ｐ＜＝ｐｐ（７）；
ｅｌｓｉｆ ｃ＝１３ ｔｈｅｎ ｐ＜＝‘０’；
ＱＢ＜＝‘１’；
ｅｎｄ ｉｆ；
ｅｌｓｅ ｉｆ ｂ＜７ ｔｈｅｎ ｂ：＝ｂ＋１；
ｐｐ（７ ｄｏｗｎｔｏ １）：＝ｐｐ（６ ｏｗｎｔｏ ０）；
ｐ＜＝ｐｐ（７）；
ｅｌｓｅ ｐ＜＝‘１’；
ｅｎｄ ｉｆ；
ｅｎｄ ｉｆ；
ｅｎｄ ｉｆ；
ｅｎｄ ｉｆ；
ｅｎｄ ｐｒｏｃｅｓｓ ｒｅｇ１；
