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采样率为192kHz的24位AD转换器CS5361原理及应用
采样率为192kHz的24位AD转换器CS5361原理及应用 关键词：AD转换器；CS5361；
采样 １ ＣＳ５３６１的主要特性 ＣＳ５３６１是ＣＲＹＳＴＡＬ公司推出的１１４ｄＢ、１９２ｋＨｚ数 据输出率的２４位Δ－Σ结构音频ＡＤ转换器，其主要特性如下：
●采用多位Δ－Σ结构；
●具有２４位转换精度；
●１１４ ｄＢ动态范围；
●总谐波失真＋噪声优于－１０５ ｄＢ；
●系统采样率高达１９２ｋＨｚ；
●功耗小于１５０ｍＷ ●内部带有高通滤波电路或直流失调电压标定电路；
●内带线性相移数字抗混滤波器；
●支持５Ｖ到２．５Ｖ逻辑电平；
●采用差动输入结构；
●具有溢出检测功能；
●采用２４脚ＳＯＩＣ或ＴＳＳＯＰ封装形式。
ＣＳ５３６１是供数字音频系统使用的完整的模数转换器，可完成采样、 模数转换、抗混滤波等功能，并最终产生以串行模式输出的、对应于左右两个输 入通道信号的２４位采样数据，而且其最高数据输出率可高达１９２ｋＨｚ。
ＣＳ５３６１芯片采用具有优良噪声抑制能力的差动输入结构，并采用５ 阶多位Δ－Σ调制器，同时带有数字滤波器和抽样器，从而避免了需要外部抗混滤波器的麻烦。
２ ＣＳ５３６１的引脚排列及功能 ＣＳ５３６１采用２４脚ＳＯＩＣ或ＴＳＳＯＰ封装，引脚排列图如图１ 所示。芯片内部结构图如图２所示。各引脚的功能如下：
ＲＳＴ：低功耗模式选择端，低电平有效；
Ｍ／ Ｓ：主、从模式选择引脚，该脚为低电平时，芯片为从工作模式；
ＬＲＣＫ：该端可用于决定当前串行数据属于左通道还是右通道；
ＳＣＬＫ：串行移位时钟端口；
ＭＣＬＫ：调制器和数字滤波器的时钟源；
ＶＤ：芯片数字电源；
ＧＮＤ：地参考，必须与模拟地相连；
ＶＬ：数字输入输出部分电源；
ＳＤＯＵＴ：串行数据信号输出端；
ＭＤＩＶ：时钟分频端，该脚为高电平时，主时钟被２分频；
ＨＰＦ：高通滤波器允许端，该脚为低电平时，高通滤波器工作；
Ｉ２Ｓ／ＬＪ：数据输出格式选择端，该脚为高电平时，输出格式为Ｉ２ Ｓ，否则为左对齐输出格式；
Ｍ０、Ｍ１：操作模式选择端；
ＯＶＦＬ：左右通道溢出指示脚；
ＡＩＮＬ＋，ＡＩＮＬ－，ＡＩＮＲ＋，ＡＩＮＲ－：分别为左右通道模 拟信号的＋、－输入端；
ＶＡ：＋５Ｖ模拟电源输入端；
ＶＱ：内部静态参考电压，使用时应连接滤波器；
ＲＥＦＧＮＤ：内部采样电路参考地；
ＦＩＬＴ＋：内部采样电路参考电压。
３ 基本工作原理 ＣＳ５３６１转换器工作时，应根据工作的具体需要确定工作模式、操作 模式、输出格式、高通滤波模式等工作参数，下面分别介绍这些参数的意义及设 置方式。
３．１ 操作模式及采样率范围选择 ＣＳ５３６１转换器的Ｍ１、Ｍ０引脚状态可用于决定芯片的操作模式， 通过设置适当的操作模式，可使ＣＳ５３６１的输出采样率（ＦＳ）在２ｋＨｚ 到１９２ｋＨｚ之间进行选择。每种操作模式对应的采样率范围如表１所列。
表1 工作模式与输出采样率范围对应表 对于每种操作模式，芯片的性能可能略有差异，例如，工作在单速模式时， ＣＳ５３６１的数字滤波器的通带为０～０．４７ＦＳ，阻带大于０．５８ＦＳ， 阻带衰减优于９５ｄＢ，滤波器群延时为１２／ＦＳ（Ｓ）；
工作在倍速模式时， ＣＳ５３６１的数字滤波器的通带为０～０．４５ＦＳ，阻带大于０．６８ＦＳ， 阻带衰减优于９２ｄＢ，滤波器群延时为９／ＦＳ（Ｓ）；
工作在四速模式时， ＣＳ５３６１的数字滤波器的通带为０～０．２４ＦＳ，阻带大于０．７８ＦＳ， 阻带衰减优于９７ｄＢ，滤波器群延时为５／ＦＳ（Ｓ），因此，应根据实际需 要适当选择ＣＳ５３６１的操作模式。
３．２ 系统时钟ＭＣＬＫ和ＭＤＩＶ状态 当ＣＳ５３６１的操作模式确定后，系统时钟和ＭＤＩＶ的状态将决定具 体的输出采样率（ＦＳ）、左右通道时钟ＬＲＣＫ和串行移数时钟频率（ＳＣＬ Ｋ）。
对于单速模式，其采样率范围为２～４８ｋＨｚ，因此，当ＭＤＩＶ为０时， ＭＣＬＫ的范围应为５１２ｋＨｚ～１２２８８ｋＨｚ；
而当ＭＤＩＶ为 １时， ＭＣＬＫ的范围应为１０２４ｋＨｚ～２４５７６ｋＨｚ；
对于倍速模式，采样率范围为４８～９６ｋＨｚ，故在ＭＤＩＶ为０时， ＭＣＬＫ的范围应为６１４４ｋＨｚ～１２２８８ｋＨｚ；
为１时ＭＣＬＫ的范 围应为１２２８８ｋＨｚ～２４５７６ｋＨｚ；
对于四速模式，由于其采样率范围为９６～１９２ｋＨｚ 因此，当ＭＤ ＩＶ为０时，ＭＣＬＫ的范围应为６１４４ ｋＨｚ～１２２８８ｋＨｚ；
而当 ＭＤＩＶ为１时， ＭＣＬＫ的范围则应为１２２８８ｋＨｚ～２４５７６ｋＨ ｚ。
３．３ 主从模式设置 通过设置芯片的第２脚为高电平可使ＣＳ５３６１进入主模式，反之进入 从模式。主从模式的区别在于进入主模式时，ＬＲＣＫ、ＳＣＬＫ为输出信号 而在从模式时，ＬＲＣＫ、ＳＣＬＫ为输入信号，并应保证ＬＲＣＫ、ＳＣＬＫ 与ＭＣＬＫ同步，同时应使ＬＲＣＫ＝ＦＳ、ＳＣＬＫ＝６４ＦＳ，否则将影响 器件性能的发挥。设计主从模式的目的在于，多片ＡＤＣ同步工作时，可以使其 中的一片工作于主模式，其它工作于从模式，从模式ＡＤＣ的ＬＲＣＫ、ＳＣＬ Ｋ来自于主模式的ＡＤＣ，这样可保证多片ＡＤＣ的同步工作。
３．４ 高通滤波器和直流偏移标定 由于ＣＳ５３６１转换器内部集成有数字高通滤波器。因此，可通过控制 该芯片ＨＰＦ引脚的状态来控制高通滤波器的工作状况，具体的方法是：当ＨＰ Ｆ为０时，内部高通滤波器将连续记录通道内的低频信号，并从抽样滤波器中滤 除低于转折频率的低频信号，从而实现高通滤波功能。此时高通滤波器的转折频 率为１Ｈｚ，高通滤波器的建立时间为１０５／ＦＳ（ｓ）；
而当ＨＰＦ为１时， 高通滤波器记录的低频信号被冻结，并连续地从抽样滤波器中被扣除，从而实现 直流偏移校正功能。与ＣＳ５３６１相连的模拟通道在工作时，可能会产生小的 直流偏移，从而影响ＣＳ５３６１性能的发挥。因此，可以利用ＣＳ５３６１内 部集成的数字高通滤波器将直流偏移校正掉，现将其工作过程说明如下：
（１） 开通高通滤波器，等待至少１０５／ＦＳ秒的时间以建立高通滤 波功能；
（２） 高通滤波器建立后，禁止高通滤波器工作，冻结直流偏移值，此 时芯片的输出即为去掉直流偏移后的数据。
应当说明的是：在此过程中，应始终保持ＣＳ５３６１处在正常工作状态。
如果ＣＳ５３６１进入低功耗模式，那么高通滤波器中冻结的直流偏移值将被复 位，此时若想实现直流偏移校正功能，则必须重复上述过程。
图3 ３．５ 数据输出格式控制 ＣＳ５３６１的数据输出格式有左对齐格式和Ｉ２Ｓ格式。通过控制Ｉ２ Ｓ／ＬＪ脚的状态可以选择数据的输出格式。
当Ｉ２Ｓ／ＬＪ为０时，数据输出格式为左对齐格式；
当Ｉ２Ｓ／ＬＪ为 １时，数据输出格式为Ｉ２Ｓ格式。两种格式的时序图如图３所示。
４ 应用 同其它高精度ＡＤ转换器一样，ＣＳ５３６１在实际应用时，也应特别注 意地线和电源线的布线。设计时必须为ＶＡ和ＶＬ提供干净的电源，当用ＶＤ给 ＣＳ５３６１内部的数字滤波器供电时，可以通过一个电阻从ＶＡ上获取，也可 以直接与系统的逻辑电源相连。而如果ＶＤ从ＶＡ上获取，则必须保证ＶＤ不再 给其它数字电路供电。电源退耦电容必须尽可能靠近ＣＳ５３６１，而且应使小 容量的电容更靠近ＡＤＣ。所有信号，特别是时钟信号必须远离ＦＩＬＴ＋和Ｖ Ｑ引脚，接在ＦＩＬＴ＋和ＶＱ上的退耦电容必须放在与ＲＥＦＧＮＤ最近的位 置。为了减小数字信号干扰，ＡＤＣ的数字输出应该只驱动ＣＭＯＳ输入端。图 ４是ＣＳ５３６１的典型应用电路连接图。
由于ＡＤＣ只以有限频率采样模拟信号，因此，高于一定频率的信号可能 会引起假频信号。另外，由于ＡＤＣ的输入阻抗有限，因此，在输入端还应加一 定带宽的阻抗匹配电路，以改善ＡＤＣ的性能。
由于ＡＤＣ参考电压的源阻抗以及外部滤波电容的影响，系统上电后，必 须经过一段时间，参考电压才能稳定，因此，必须等待一段时间后才能得到准确 的测量结果。另外在实际使用ＣＳ５３６１时，还有以下几点需要注意：（１）ＣＳ５３６１内部的数字滤波器为线性相移滤波器，因此应根据这 一特点对不同频率信号的相位作出校正；
（２）ＣＳ５３６１在开始工作时，由于要等待滤波器稳定，因此在滤波 器稳定前可输出２０００个左右的无效数据，无效数据的具体个数与操作模式有 关，此点应注意；
（３）ＣＳ５３６１从ＭＣＬＫ稳定到第一个数据出现，有一定的延时， 延时大小与操作模式有关；
（４）ＣＳ５３６１转换器的四速模式和倍速模式时的信号带宽几乎完全 一样，所不同的是四速模式时的输出采样率更高一些，滤波器的通频带也更宽一 些，因此在满足采样率要求的前提下，应尽量采用低速操作模式，实际使用发现：
ＣＳ５３６１在低速模式时的性能优于高速模式。
（５）利用ＣＳ５３６１的高通滤波器进行直流偏移校正时，它只是去除 了做直流标定前通道所产生的直流偏移，而对于在采样进行中产生的偏移，此功 能不起作用。
（６）ＣＳ５３６１的数据接口时序在左对齐格式和Ｉ２Ｓ格式时有很大 的差别，这一点在使用时应引起足够的重视。
（７）ＣＳ５３６１通常以２的补码格式交替连续输出两个通道的２４位 采样数据，其信号满偏电压有效值为２Ｖ，这一点对格式变换十分有用。
（８）ＣＳ５３６１的两个通道数据虽然是交替分时输出，但同一组数据 的采样时刻却是同步的，它们分别代表同一时刻的两个通道模拟信号的值。
